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1553B总线控制器-1M
OBT1553B-1M-IP核是依据1553B总线协议(1553A/BNotice2协议)和参考DDC-ACE系列芯片（主要是61580） 设计的IP核。OBT1553B-1M-IP核主要包括通信协议模块A、通信协议模块B、主机信号接口模块、配置寄存器管理模块、存储器管理模块、时钟管理模块和主控制器模块。
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产品描述 |
1553通信协议模块部分用差分曼彻斯特编码实现时分命令响应式串行通讯，主要包括A、B通道编码器和解码器；主机信号接口模块实现OBT1553B-1M-IP核与处理器(CPU/DSP/MCU)的接口信号处理；配置寄存器模块主要实现对OBT1553B-1M-IP核的模式、功能和状态等的配置；存储器管理模块为处理器和OBT1553B-1M-IP核之间交互数据的管理方式，主要为4K*16BIT的双口RAM； 时钟管理与主控制模块实现对输入时钟的管理和对OBT1553B-1M-IP核的基本通讯功能的实现与控制，是该IP核的中心控制单元能配置成BC、RT、BM三种类型的控制器。
OBT1553B-1M-IP核主要应用在航空、航天测控网络、工业控制等技术领域。
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产品特性 |
1.主要特征
Ø通过硬件逻辑方式完全实现MIL-STD-1553B标准(国军标GJB289A-97标准);
Ø操作方式、寄存器设置以及存储器布局等方面同BU-61580兼容；
Ø支持的通讯类型包括：
uBC → RT；
uRT → BC；
uRT → RT；
uBroadcast；
uMode code；
Ø能被配置为BC、RT、BM三种类型的控制器；
Ø带4K*16Bit 的集成DPRAM，根据需要可进行集成DPRAM的裁减；
Ø与主机接口模式为同步的AMBA APB2.0信号或通用的异步接口信号；
Ø外部接口支持通用的1553B总线收发器：HI1567、HI1573等
Ø带A、B双冗余通道；
ØBC性能：
u支持A/B区域；
u具有自动重发功能；
u可编程的消息间隔时间；
u帧自动重复发送；
u可编程的超时响应时间；
ØRT性能：
u可编程的RT地址，子地址；
u支持单缓冲存储器管理方式；
u支持循环缓冲存储器管理方式；
u支持双缓冲存储器管理方式；
u可编程的非法命令表；
u可编程的方式代码中断表；
u可编程的子地址忙表；
ØBM性能：
u能够实时侦听总线上的数据流，可以将所有的数据流记录下来，也可以有选择地进行数据监听；
u支持命令堆栈半满、全满溢出；
u支持数据堆栈半满、全满溢出；
u命令堆栈与数据堆栈独立；
u对每条消息有相应的属性标志；
2. 结构框图
图1-1 OBT1553B-1M-IP核结构构图
3. 资源利用情况
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Altera Cyclone III: LE: 5,152 Memory bits: 65,536 |
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Xilinx Virtex2: Slices: 2,521 LUTs: 3,566 Memory bits : 65,536 (Block RAMs: 4) Flip-Flops :2,180 |
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Xilinx Virtex5: Slices : 1347 LUTs : 3,161 Memory bits : 65,536(Block RAMs: 4) Flip-Flops :2,218 |
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Actel ProASIC3: D-flip-flops(CORE) : 10,328 Memory bits : 65,536(4608-Bit Block: 22) |
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产品列表 |
| # | 产品型号 | 产品描述 | 备注 |
| 1 | OBTIP-1553B-F | ASIC版本固核（ASIC网表） | |
| 2 | OBTIP-1553B-V | FPGA版本固核（FPGA网表） | |
| 3 | OBTIP-1553B-S | 软核（RTL源码） |
4Mb 8Mb 16Mb 32Mb
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